キャッシュメモリ - データ格納構造(7)

キャッシュメモリ - データ格納構造(7)

目的別分類

命令キャッシュ

プログラムなどCPUの命令を格納するキャッシュ。命令は静的なデータなため、書き換えが発生せず(x86を除く最近のCPUは命令の自己書き換えなどには対応していない場合が多い)コヒーレンシを保つ必要がないと想定し、CPUからの入力はアドレスのみでデータ更新ユニットなどを省いている。

データキャッシュ

CPUが処理するデータを格納するキャッシュ。上述の構成をフルサポートしている場合が多い。命令キャッシュとデータキャッシュが分離され、命令バスとデータバスの２種類のバスがCPUに接続されているCPUをハーバードアーキテクチャと言う。現在のCPUはハーバードアーキテクチャが主流である。

実行トレースキャッシュ

インテルのPentium4などは、インストラクション・セット・アーキテクチャ(ISA)はCISCであるが、内部構造はRISCなど高IPC値化に対応したアーキテクチャ(CRISC)となっている。そのためCPU内部でマイクロ命令に変換するが、そのマイクロ命令を格納しておくキャッシュ。Pentium4ではL1命令キャッシュの代わりに12000語の命令を格納できる実行トレースキャッシュが搭載されている。

トランスレーションキャッシュ

x86(Pentiumなどに用いられているISA)の互換CPUメーカであるトランスメタが、そのコア技術として開発したコードモーフィングソフトウェア(CMS)用に主記憶装置上に確保している領域。Crusoeで16メガバイトの容量がある。CMSはx86命令を動的にCPUコアのネイティブ命令に変換し、変換後の命令を実行させる機構だが、このネイティブ命令に変換したプログラムを格納するキャッシュとして用いる。

引用元 ： Wikipedia http://ja.wikipedia.org/wiki/%E3%83%A1%E3%82%A4%E3%83%B3%E3%83%9A%E3%83%BC%E3%82%B8